| 年度 | 2015 |
|---|---|
| 全部作者 | Jinn-Shyan Wang; Chun-Yuan Cheng; Pei-Yuan Chou; Tzu-Yi Yang |
| 论文名称 | A Wide-Range, Low-Power, All-Digital Delay-Locked Loop With Cyclic Half-Delay-Line Architecture |
| 期刊名称 | IEEE Journal of Solid-State Circuits |
| 卷数 | 50 |
| 期数 | 11 |
| 起页 | 2635 |
| 迄页 | 2644 |
| 语言 | 英文 |