| 年度 | 2010 |
|---|---|
| 全部作者 | Jinn-Shyan WANG, Yu-Juey CHANG, Chingwei YEH |
| 論文名稱 | Heuristic Sizing Methodology for Designing High-Performance CMOS Level Converters with Balanced Rise and Fall Delays |
| 期刊名稱 | IEICE Transactions on Electronics |
| 卷數 | E93-C |
| 期數 | 10 |
| 起頁 | 1540 |
| 迄頁 | 1543 |
| 語言 | 英文 |